図3 ブロックレベルの並列・パイプライン処理技術を採用した符号化LSI

ブロックレベルの並列・パイプライン処理技術を採用した符号化LSI

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ブロックレベルの並列・パイプライン処理技術 (図2) や0.5 μm BiCMOS技術を採用し、各種回路の高速化を図ることにより、チップ全体で既開発の250 MHz S-VSPの2倍強の処理性能 (1.5 GOPS) を持つ300 MHz VSP3 (Parallel block-level Pipeline Programmable Video Signal Processor) を構築することが可能となった。VSP3のチップ写真を図3に示す。VSP3は127万個のトランジスタ、114Kbデータメモリおよび32Kb命令メモリを搭載し、消費電力は13 Wである。本チップ1個で、H.261に準拠する符号化システムの構築が可能となった。出典:T. Inoue et al., "A 300-MHz 16-b BiCMOS Video Signal Processor," IEEE Journal of Solid-State Circuits, Vol.28, No.12, pp.1321-1330, 1993

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