図2 ブロックレベルの並列・パイプライン処理技術を採用した符号化LSIの構成

ブロックレベルの並列・パイプライン処理技術を採用した符号化LSIの構成

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既開発の250 MHz符号化LSI (S-VSP)を用いてH.261対応のシングルチップ符号化システムを構築するためには、500 MHzで動作させなくてはならなかった。当時最新の0.5 μm BiCMOS技術を導入しても、最高速度は300 MHzしか望めなかった。そこで300 MHz動作でもS-VSPの2倍以上のスループットを実現するために、様々なブレークスルーが必要となった。S-VSPには加算系ユニットと積和系ユニットが搭載されていたが、両ユニットが並列に動作することはなかった。これは、加算系ユニットを用いる予測符号化 (フレーム差分・加算、ME等) と積和系ユニットを用いる変換符号化 (DCT、量子化、逆DCT、逆量子化等) の同時処理が不可能とみられていたためであった。その後、我々は一つの処理データに対して加算系ユニットを用いて予測符号化処理をしている時、他の処理データに対して積和系ユニットを用いて変換符号化処理ができることがわかった。この結果、図2に示すように、異なる二つの符号化プロセスを同時にかつブロックレベルで並列・パイプライン処理する処理方法と、本処理方法を実現するチップアーキテクチャを開発することができた。本技術も業界標準方式として、あらゆる動画像符号化プロセッサに採用されており、本技術無しでは動画像符号化プロセッサの小形化、高速化、低電力化は難しい。出典:T. Inoue et al., "A 300-MHz 16-b BiCMOS Video Signal Processor," IEEE Journal of Solid-State Circuits, Vol.28, No.12, pp.1321-1330, 1993

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