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非しきい値形論理回路(NTL)の開発

NTLのゲート回路構成と動作原理

図1 NTLのゲート回路構成と動作原理

NTLとLCML(Low level CML)のゲート遅延時間の比較

図2 NTLとLCML(Low level CML)のゲート遅延時間の比較

NTLのゲートアレイによる高速・低エネルギーバイポーラLSI試作チップ

図3 NTLのゲートアレイによる高速・低エネルギーバイポーラLSI試作チップ

 社会一般における電子計算機利用の進展とともに、情報処理技術の向上に対する要求はきわめて強く、なかでも論理装置の性能の向上は各方面から期待されているところである。論理論装置の高速度化、低電力化、高信頼化、そして低価格化のためには、LSIは重要不可欠の技術とされている。ところが高速の論理回路としては従来CMLと呼ばれる回路形式のICがもっぱら用いられているが、消費電力が大きいためLSI化は著しく困難視されており、また、CMLに匹敵するような高速論理回路でかつLSIに適した回路形式はみいだされていなかった。渡辺誠氏、向井久和氏らは上記の技術的要請にこたえるものとして非しきい値形論理回路を考案し、研究・開発を行なったものである。

 従来、論理回路は一段ごとに明確なしきい値を有するのが普通でCMLもその例にもれないが、向井氏、渡辺氏らはこの固定概念から脱却し、ゲート一段ごとには明瞭なしきい値をもたず、少しずつしきい値特性を分担し、ブロック全体として二値を明確に判別する新しい超高速論理回路を提案しNon-Threshold-Logic(NTL)と名づけた。この方法は電源電圧をトランジスタの動作する限界近くまで下げることができ、消費電力が小さく、LSIに適している。また、トランジスタがほぼ活性領域で動作するため、立上り立下り時間が小さく、伝搬遅延時間もきわめて小さいという特徴を有している。

 向井氏、渡辺氏らはこの新しい回路形式NTLについて動作解析を行ない設計理論を確立するとともにLSI化の研究を行ない、約5mm角の1チップ上に130ゲートをおさめるモノリシックLSIおよび4×7cmの多層セラミックプリント板上にチップ18個、計約2000ゲートを集積したマルチチップLSIを試作した。これらは実装状態において1ゲート当たりの伝搬遅延時間約1.5ns、消費電力2~4mWであって、CMLに比較して著しい低電力化と高密度化が達成されている。

 また、NTL-LSIの実装状態における動作を確実なものとするため、電源回路、レベル変換回路についても検討が行なわれ、数千ゲートの装置としての動作が確認された。

 以上のように、NTLについて基本回路からLSIの製造、実装にいたるまで広範な技術について徹底した検討を行ない、世界にさきがけて超高速LSIを試作し、計算機のLSI化に貢献した。

 この技術に対して、電子通信学会は、1972年、渡辺誠氏、向井久和氏に業績賞を贈った。


文献

[1] 向井久和、分布しきい値形論理回路の研究、1971年、電子通信学会論文誌(C)、Vol.54-C, No.6, p.466
[2] H. Mukai、Distributed Threshold Logic、1971年、JIECE Japan, Vol.54-C, No.6, p.466, June 1971, Systems, Computers, Controls, Vol.2, No.3, 1971 (Translated from JIECE Japan)
[3] M. Watanabe, H. Mukai, H. Kanai, and H. Shiba、A Distributed Threshold Low Energy Logic、1969年、International Conf. on System and Theory, C-11-3, p.209, Sept. 1969
[4] 向井久和、須藤常太、金藤英明、NTL LSI回路設計とLSI構成法、1972年、日本電信電話公社 電気通信研究所 研究実用化報告、Vol.21, No.7, p.1205
[5] H. Mukai, T. Sudo, and H. Kindo、NTL-LSI Circuit Design Consideration、1972年、Electr. Com. Lab. Tech. J., NTT, Vol.21, No.7

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非しきい値形論理回路、高速論理回路、回路とシステム、集積回路
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