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ハードウェア動作記述法と高位論理合成技術に関する先駆的研究・開発

PARTHENONの技術ポイント

図1 PARTHENONの技術ポイント

 近年の情報通信技術の急速な発展と普及とともに、各種のディジタルシステムを構成するハードウェアの高機能化、高性能化、低価格化の要求がますます増大し、しかもこれらを短期間で設計し、製品化することが極めて重要になってきている。

 中村行宏氏、小栗清氏、名古屋彰氏は、ハードウェアの設計生産性向上のためには、それまで主流の回路図記述ではなく、その動作をソフトウェアと同様に手続き的に言語記述(プログラム記述)し、言語記述から論理回路を自動合成する手法が極めて有効であることを、1981年に世界に先駆けて提案、プロトタイプを提示するとともに、それを実現するための各種技術の研究・開発に取り組み、実用的な設計自動化システムとして完成させた。

 1980年代前半まで汎用メインフレーム計算機の開発に携わっていた三氏らは、プロセッサ設計者が本来専念すべき「アーキテクチャ設計」を直接支援するツールが当時存在しなかったため、自ら研究・開発に着手したのが、本技術に至る発端である。

 まず三氏らは、抽象度の高いレベルでの動作シミュレーション、論理回路の自動合成・最適化、テストの容易化など、各技術が効率的に、しかも首尾一貫して実現できるような枠組みをすべて見越した上で、並列処理を含むハードウェアの動作を手続き的に記述するための設計言語SFL(Structured Function description Language)を考案した。SFLは、記述対象を同期システムに限定することにより、手続き記述のみに閉じて(接続記述を混在させないで)ハードウェアの動作を完全に表現できるという特長を有している。この枠組みは、決して設計対象を制限しているのではなく、大規模な論理回路設計を現実的に行うための指針を先見的に示したといえる。

 更に、三氏らは、SFLにより記述されたハードウェアの論理検証及び動作特性の定量的評価を可能とする会話型高速シミュレーション技術、すべての物理的制約条件を満たす論理回路をSFL記述から自動合成する高位論理合成・最適化技術、テスト容易化回路の効率的な合成技術など、設計自動化の分野において独創的で先駆的な技術を次々と研究・開発し、これらの技術を統合して実用的な設計自動化システムPARTHENON(Parallel Architecture Refiner THEorized by Ntt Original coNcept:パルテノン)を完成させた(図1)。

 その後海外では、従来の回路図設計手法の延長上の概念に基づき、他のハードウェア記述言語も出現しているが、結局、正しい論理合成を保証するためには、対象を同期回路に限定するなどといった制約のもとでの記述が強いられている。また、大規模回路の動作検証のためには、同期回路を前提として、マシンサイクル単位の論理機能の検証とマシンサイクル内の静的な遅延時間のみの評価を分離して行う、というのが最近の主流となっている。これらはまさに三氏らが1980年代から主張し実現してきた設計思想であり、その先見性は明らかである。

 PARTHENONは通信処理、画像処理、暗号等の実用あるいは研究試作用のLSI設計に数多く利用され、各種アーキテクチャの検討、LSI設計工数の大幅な削減に多大な寄与を果たしているほか、国内の大学等においては、VLSI設計や計算機アーキテクチャの分野の研究・教育用のツールとして800システム以上が活用されている。

 三氏らの研究・開発の姿勢で特筆すべきことは、単に従来の人手による論理回路設計の自動化を図ったのではなく、設計自動化に適したハードウェア構成のあり方にまで踏み込み、これを実践的に追求してきた点である。最近では、将来のハードウェアのあるべき姿を求めて本技術を発展させており、設計自動化技術と方式構成を融合させた新たなアーキテクチャを提案するに至っている。

 この技術に対して、電子情報通信学会は、2000年、中村行宏氏、小栗清氏、名古屋彰氏に業績賞を贈った。


文献

[1] Y. Nakamura, K. Oguri, A. Nagoya, M. Yukishita and R. Nomura、High-Level Synthesis Design at NTT Systems Labs、1993年、IEICE Transactions on Information and Systems, Vol. E76-D, No. 9, pp. 1047-1054
[2] 名古屋 彰, 中村 行宏, 小栗 清, 野村 亮、高位記述からの大規模論理合成における多段論理最適化、1991年、電子情報通信学会論文誌 A, Vol. J74-A, No. 2, pp. 206-217
[3] 中村 行宏, 小栗 清, 野村 亮、RTL動作記述言語SFL、1989年、電子情報通信学会論文誌 A, Vol. J72-A, No. 10, pp.1579-1593
[4] Y. Nakamura、An Integrated Logic Design Environment Based on Behavioral Description、1987年、IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 6, No. 3, pp. 322-336
[5] A. Nagoya, Y. Nakamura and R. Nomura、Microprocessor Architecture Design using High-Level Synthesis System、1992年、Proc. of International Symposium on Logic Synthesis and Microprocessor Architecture (ISKIT '92), pp. 55-59
[6] R. Nomura, K. Oguri, Y. Nakamura and A. Nagoya、The Strategy for Reliable ASIC Design in PARTHENON、1991年、Proc. of 4th International Forum on ASIC and Transducer Technology (ASICTT '91), pp. 7-12
[7] K. Oguri, Y. Nakamura, R. Nomura, A. Nagoya and M. Yukishita、PARTHENON: Perfect Harmony between Behavioral Language SFL and Synthesizer、1991年、電子情報通信学会 第4回 回路とシステム(軽井沢)ワークショップ, pp. 198-203
[8] A. Nagoya, Y. Nakamura, K. Oguri and R. Nomura、Multi-Level Logic Optimization for Large Scale ASICs、1990年、Proc. of 1990 IEEE International Conference on Computer-Aided Design (ICCAD-90), pp. 564-567
[9] K. Oguri, Y. Nakamura and R. Nomura、Evaluation of Behavior Description Based CAD System Used in Prolog Machine Logic Design、1986年、Proc. of 1986 IEEE International Conference on Computer-Aided Design (ICCAD-86), pp. 116-123
[10] Y. Nakamura, K. Oguri, H. Nakanishi and R. Nomura、An RTL Behavioral Description Based Logic Design CAD System with Synthesis Capability、1985年、Proc. of IFIP WG10.2 7th International Conference on Computer Hardware Description Language and their Applications (CHDL '85), pp. 64-78

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ハードウェア動作記述法、高位論理合成技術、設計自動化技術、VLSI設計技術、計算機ハードウェア
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