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バイポーラCMOS複合による高速LSI技術

新しいBiCMOS技術の狙い

図1 新しいBiCMOS技術の狙い

BiCMOS回路とCMOS回路の速度比較

図2 BiCMOS回路とCMOS回路の速度比較

BiCMOS論理ゲート(2入力NAND)の具体例

図3 BiCMOS論理ゲート(2入力NAND)の具体例

高速特性のためにバイポーラトランジスタに要求されるデバイス特性

図4 高速特性のためにバイポーラトランジスタに要求されるデバイス特性

BiCMOSデバイスの断面図

図5 BiCMOSデバイスの断面図

BiCMOSゲートアレー

図6 BiCMOSゲートアレー

2入力NANDゲートの遅延時間の負荷依存性(BiCMOS vs. CMOS)

図7 2入力NANDゲートの遅延時間の負荷依存性(BiCMOS vs. CMOS)

 1980年代の初め、 VLSI技術は,消費電力の少ないCMOSが中心となり、ますます高集積化しつつあった。 しかし、 CMOS回路は、 バイポーラ回路に比べて負荷駆動能力が小さいため、 大きな容量を駆動する部分での遅れが大きく、 CMOS VLSIの高速化には限界があった。 一方、 バイポーラLSIは、 高速ではあるが、消費電力の点から高集積化が困難になってきていた。 このため高速かつ高集積の双方を満たせる技術のブレークスルーが望まれていたが、 本研究の提案は、 その一つの解となるものであった。 すなわち、 CMOSとバイポーラ素子とを基本回路レベルで複合した論理回路を提案し、 CMOSの約2倍のスピードで、 かつ、 CMOS並みの消費電力・遅延時間積と、 CMOSの約5倍の負荷駆動能力を有することを、 理論的および実験的に検証した。

 従来、 類似の回路はあったが、 基本回路レベルで複合することを意図したものではなく、 また、 試作技術が伴わなかったため、 詳細な回路検討はなされていなかった。 本研究では、 複合回路のエミッタ・ベース間にインピーダンスを挿入することにより、 低消費電力化を図り、 また、 詳細な解析を行うことにより、バイポーラトランジスタのfTの電流依存性が、 負荷駆動能力に大きな影響を有することを明らかにした。更に, 高周波特性の優れたバイポーラ素子を、 CMOSと同一基板上に形成できる技術を開発し、 本回路の性能を実証している。

 本回路の応用例として、 平均遅延時間1ns以下で消費電力はCMOSに近い、 新しい性能領域のゲートアレーを提案している。 また, 本回路とバイポーラ素子の高利得性を利用したセンスアンプを用い、 高速メモリの可能性も示している。

 以上のように、 本研究で実証されたバイポーラCMOS複合回路は、 ゲートアレーやメモリのほか、 各種プロセッサなど、 CMOS VLSI全般にわたり、 高速化を図れる可能性を示しており、 実際に、 BiCMOS技術は、1990年代前半まで、これらのVLSIの主要技術の一つとして広く応用された。 しかし、 電源電圧の低下と共に、バイポーラトランジスタのベース・エミッタ間順電圧のために、 CMOS回路に対する優位性が失われ、電源電圧が3.3V以降は、再びその座をCMOSデバイスに譲っている。

 本研究の成果に対して、電子情報通信学会(旧称:電子通信学会)は、1986年、増田 郁朗氏(日立製作所) , 西尾 洋二氏(同左) , 池田 隆英氏(同左)に「電子通信学会 論文賞」と「電子通信学会 米澤ファウンダーズメダル受賞記念特別賞」 を贈った。


文献

[1] 増田郁朗、西尾洋二、池田隆英、バイポーラCMOS複合による高速論理回路、1984年、信学会論文誌C, Vol.J67-C, No.12, pp.999-1005
[2] T. Ikeda, A. Watanabe, Y. Nishio, I. Masuda, N. Tamba, M. Odaka, and K. Ogiue、High-Spped BiCMOS Technology with a Buried Twin Well Structure、1987年、IEEE Trans. Electron Devices, Vol.ED-34, No.6, pp.1304-1310
[3] Y. Nishio, F. Murabayashi, S. Kotoku, A. Watanabe, S. Shukuri, and K. Shimohigashi、A Feedback-Type BiCMOS Logic Gate、1989年、IEEE J. Solid-State Circuits, Vol.24, No.5, pp.1360-1362
[4] 西尾洋二、村林文夫、渡辺篤雄、池田隆英、上遠野臣司、VLSI用BiCMOS論理ゲートの試作と評価、1989年、電気学会論文誌C, Vol.109-C, No.11, pp.805-811
[5] Y. Nishio, I. Masuda, T. Ikeda, M. Iwamura, K. Ogiue, and Y. Suzuki、A SUBNANOSECOND LOW POWER ADVANCED BIPOLAR-CMOS GATE ARRAY、1984年、Proceedings of 1984 IEEE ICCD, pp.428-433
[6] H. Higuchi, G. Kitsukawa, T.Ikeda, Y. Nishio, N. Sasaki, and K. Ogiue、PERFORMANCE AND STRUCTURE OF SCALED-DOWN BIPOLAR DEVICES MERGED WITH CMOSFETS、1984年、IEEE IEDM Technical Digest, pp.694-697
[7] Y. Nishio, F. Murabayashi, S. Kotoku, A. Watanabe, S. Shukuri, and K. Shimohigashi、A BiCMOS Logic Gate with Positive Feedback、1989年、1989 IEEE ISSCC Digest of Technical papers, pp.116-117, p.305
[8] H. Maejima, T. Bandoh, Y. Nishio, T. Fukushima, M. Odaka, and A. Hotta、Circuit Technologies for BiCMOS VLSI's as Computer Elements、1989年、Proceedings of 1989 IEEE ICCD, pp.318-321

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キーワード

集積回路、電子デバイス、BiCMOS、バイポーラCMOS、高速LSI
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