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メガビット級DRAMの技術開発と実用化

  • 写真なし伊藤 清男
  • 写真なし山本 宏彦
  • 写真なし尾沢 修
従来の開放データ線配置セル(愛称「1交点セル」)の構成

図1 従来の開放データ線配置セル(愛称「1交点セル」)の構成

開発された折返しデータ線配置セル(愛称「2交点セル」)の構成

図2 開発された折返しデータ線配置セル(愛称「2交点セル」)の構成

 近年の電子機器の小型化、高性能化、低価格化などは、電子回路を構成する半導体デバイスの進歩改良に負うところが大きい。中でもダイナミックRAM(DRAM)をはじめとするメモリLSIは、コンピュータの性能を左右する重要な装置である。

 DRAMは1チップ当たりのビット数が急速に増大し、今では1メガビットのデバイスが量産されている。この“メガビット級DRAM”は、1つのチップに200万~300万個以上の素子が1ミクロンあるいはそれ以下の寸法で配置されている。しかし集積される素子数が増大し、素子寸法が微細化すれば、それに伴って雑音電圧の増大や信号電圧の低下が避けられない。

 つまり、(1)チップ内各回路で負荷容量の充放電に起因する雑音電圧はビット数とともに増大し、また隣接する信号線間の電気的結合に起因する雑音が素子寸法の微細化とともに増大するからである。さらに、(2)各素子の寸法微細化は信号電荷蓄積容量(容量値)の低下を招き、その結果、信号電圧の低下が避けられない。この2つの要因はメモリ回路としての信号対雑音比(S/N比)を低下させる方向に作用するが、他の要因も加わって、(3)微細な寸法の素子を極めて多数収容したチップは製造歩留りがかなり低くならざるを得ない。

  上記(1)については、データ線を折り返すことによって雑音成分を相殺する「折返しデータ線配置」という方式を考案し、雑音電圧を1/10以下に低減させることに成功した。この方式は「多分割データ線方式」に発展し、回路のCMOS化と相まってメモリの低消費電力化に大きく貢献している。

 また上記(2)については、シリコン基板の深さ方向に溝をもつ「3次元メモリセル」の開発により単位面積当たりの容量値を約10倍に増大させた。このセルの形成に当たり、溝の側壁に所定の濃度の不純物を再現性よく注入する手法(斜め回転イオン注入法)を実用化した。

 さらに上記(3)については、素子の寸法微細化にはシリコン酸化膜を薄くする必要があるが、これがチップの製造歩留りの低下を招く大きな要因になっている。そこでイオン注入時の汚染や注入イオンによる欠陥を除去する工程を工夫し、金属汚染を極力抑止する新洗浄法など(完全酸化膜形成法)を開発した。

 日本ではメガビット級DRAMの実現をめざして多くの研究開発が進められ、世界に誇る数々の成果を上げてきたが、中でも伊藤清男、山本宏彦、尾沢修の三氏は上述のようにメガビット級DRAMの技術開発に当たって技術的限界を突破し、回路・デバイス・プロセスの各分野において世界の技術水準をしのぐ画期的な成果を生み出し、高性能メガビット級DRAMの実用化に大きく貢献した。

 本研究の成果に対して、電子情報通信学会は、1990年、伊藤 清男、山本 宏彦、尾沢 修に業績賞を贈った。

文献

[1] K.Itoh and H.Sunami、High-density one-device dynamic MOS memory cells、1983年、IEE Proc.,vol.130, pt 1, no.3 (June 1983):127-135.
[2] K.Itoh、Trends in Megabit DRAM Circuit Design、1990年、IEEE J. Solid-State Circuits, vol.25, no.3 (June 1990):778-789.
[3] K.Itoh, K.Sasaki and Y.Nakagome,、Trends in Low-Power RAM Circuit Technologies、1995年、Proc.IEEE, vol.83, no.4 (April 1995):524-543.
[4] Y.Nakagome,M.Horiguchi,T.Kawahara,and K.Itoh、Reviews and Future Prospects of Low-Voltage RAM Circuits、2003年、IBM J.R&D,vol.47,no.5/6(Sep./Nov.2003):525-552.

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キーワード

DRAM、折り返しデータ線配置セル、多分割データ線方式、CMOS、3次元メモリセル
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